Verilog基本语法

¶模块 FPGA开发以模块为基础,每个可综合的.v文件都是一个模块。 模块由module和endmodule来声明,在这两个关键字的内部,完成模块功能的实现。 在Vivado的一个空项目中,新建一个.v源文件,会自动生成以下代码: `timescale 1ns / 1ps // 这行以后代码经...

CPU设计_FPGA与Verilog

¶FPGA简介 ¶FPGA是什么 FPGA 就是一个可以通过编程来改变内部结构的芯片 ¶FPGA基本结构 触发器(FF)和查找表( LUT) 关于FPGA的更详细内容 ¶Vivado使用 ¶软件安装 根据CPU设计实战:LoongArch版-Vivado的安装学习Vivado的安装 ¶设计流程...